向1nm进军

2023年12月15日 21:12 次阅读 稿源:半导体芯闻 条评论

2023年,采用3nm工艺的半导体器件将作为先进半导体工艺进行量产,同时2nm工艺的研发将加速实现。此外,最近有人建议准备 1nm 工艺,TrendForce 报告称,处理尖端工艺的逻辑代工厂之间的竞争正在加剧。

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2nm工艺计划于2025年开始量产,台积电、三星电子、Rapidus等先进工艺代工厂正在加紧努力实现这一目标。台积电的目标是到2025年实现采用GAA的2nm工艺,与3nm工艺(N3E)相比,速度提高15%,功耗降低30%,并降低芯片密度。15%或以上。还有传言称该公司已经向包括苹果在内的主要客户提供了2nm工艺的样品。

三星还计划在2025年底开始使用2nm工艺生产,并宣布已经开始与主要客户进行讨论。

Rapidus的目标是在日本量产2nm工艺,预计在2025年试产后,到2027年实现量产。合作伙伴ASML计划于2024年在北海道建立技术支持中心,将为Rapidus原型线上EUV曝光设备的启动、工厂启动、维护和检查等提供支持。

不过,韩国日报《中央日报》日本版12月3日报道称,该公司常务董事Takao Enomoto于11月在韩国釜山举行的半导体相关活动上向韩国媒体表示,“2028年将建立一条试验线生产尖端芯片的原型机将于 2020 年开始全面投入运营,”报道称,并补充说该计划可能会被推迟。

现在2nm工艺的实现已经在望,半导体行业的注意力已经转移到1nm工艺的实现时间表上。展望为 2027 年至 2030 年。近日,有媒体报道称,Rapidus、东京大学和法国Leti已同意合作开发1nm工艺IC设计的基础技术。报道称,两家公司计划于2024年开始人员交流和技术共享,旨在建立1nm工艺半导体器件的供应体系,旨在提高自动驾驶和人工智能的性能。日本也在考虑与 IBM 合作开发 1nm 工艺。

台积电和三星也有动作实现1nm工艺,但台积电原本计划在台湾建设1.4nm工艺兼容工厂,但10月放弃了原计划的拿地,存在推迟的可能。三星计划在2027年底推出1.4纳米工艺,目的是通过增加每个晶体管的纳米片数量、增强对电流的控制以及降低漏电功率来提高性能和功耗,就是这个意思。

TrendForce的报告中并未提及目前市场份额并不大的英特尔,但该公司目前的目标是在技术上追赶并超越竞争对手代工厂,以实现“4年内5代节点”的目标。逐步小型化的方法是正确的道路,但能否按照这个时间表实现尚不得而知。台积电台湾供应链的信息也流传,台积电已将部分采用3nm工艺的下一代CPU外包给台积电。

11月比利时imec在东京举办的一次活动上,发布了最新版本的逻辑流程路线图,但所有技术节点实际上都比之前发布的路线图推迟了一年。

3nm工艺的开始生产日期原定为2022年,但现已推迟到2023年,最新的路线图也考虑到了这一转变,将预测推迟了一年。

工艺的小型化正在接近其物理极限,而要在这种情况下实现超精细结构,预计需要相当长的时间才能解决问题,因此除非出现重大的颠覆性创新,否则未来小型化可能不会按照该路线图进行。不过,在imec的新路线图中,增加了sub-2A(小于2埃),无论其可行性如何,该路线图都显示了imec对于延长“摩尔定律”寿命的热情。

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