生产全球最先进芯片的竞争日趋白热化，台积电似乎一直保持着领先地位。在最近举行的技术研讨会上，这家半导体制造巨头介绍了其最新的 3 纳米工艺，确认其性能优化的 N3P 节点将按计划于 2024 年下半年投入量产。
在成功推出当前一代 N3E 工艺的基础上，N3P 节点代表着一种光学收缩，有望提高性能效率和晶体管密度。虽然 N3E 已经进入量产阶段，台积电宣称其良率与其成熟的 5 纳米技术相当，"表现非常好"，但即将推出的 N3P 则为芯片设计人员提供了一个新的起点。
据台积电高层称，N3P 工艺现已完成鉴定，其良品率性能紧跟其衍生的 N3E 节点。作为一种光学收缩工艺，它在 IP 模块、设计规则、EDA 工具和方法方面与 N3E 保持兼容，从而使制造商的过渡更为顺畅。
但是，N3P 的关键优势在于其带来的增强规格。与 N3E 相比，芯片设计人员可以期待在相同功耗下性能提升约 4%，或在匹配时钟下功耗降低约 9%。对于由逻辑、SRAM 和模拟元件组成的典型芯片设计，晶体管密度也提高了 4%。
最初的 N3（或 N3B）节点的客户群相对较小，主要集中在苹果公司最新的 M 系列芯片上，而 N3E 将在台积电的半导体客户名单中得到广泛采用。
随着摩尔定律的放缓，微型化变得越来越具有挑战性，像 N3P 这样无需依赖进一步扩展就能提高晶体管性能的制造创新可能会被证明是至关重要的。最近，一位行业官员甚至预测，3 纳米工艺将在很长一段时间内持续存在。
去年年底，有报道称三星和台积电可能存在良率问题。有消息称，两家公司的良品率都难以超过 60%，低于吸引供应商的可行水平。三星宣称的 60% 良率据称不包括 SRAM 组件，而台积电则在消费者投诉 iPhone 15 Pro过热后面临工艺优化落后于计划的传闻，现在这些问题似乎已成为过去，至少在台积电方面是如此。