由于 2nm 产量持续存在问题，三星电子决定从泰勒工厂撤出人员，这标志着其先进代工业务遭遇重大挫折。此前，量产时间表一再推迟，目前已从 2024 年底推迟到 2026 年。
泰勒工厂最初被设想为 4nm 以下先进工艺的量产中心，其战略位置靠近主要科技公司，可确保美国客户。然而，尽管工艺开发速度很快，但三星在 2nm 产量方面仍面临挑战，导致其性能较低，量产能力也不足，与主要竞争对手台积电相比。
目前三星的晶圆代工良率低于 50%，尤其是 3nm 以下工艺，而台积电的先进工艺良率约为 60-70%。这一良率差距使两家公司的市场份额差距扩大到 50.8 个百分点，台积电在第二季度占据全球晶圆代工市场的 62.3%，而三星仅占 11.5%。
一位业内人士评论说，“三星的GAA良率约为10-20％，这对于订单和量产来说都不够。”如此低的良率迫使三星重新考虑其战略，并从泰勒工厂撤出人员，只留下最少的员工。
三星电子此前已签署初步协议，将获得美国《芯片法案》高达 9 万亿韩元的补贴。但该法案要求工厂必须投产才能获得补贴，目前协议遭遇挫折，面临风险。
李在镕董事长曾亲自拜访ASML、蔡司等主要设备供应商，试图寻找工艺和良率提升的突破口，但并未取得重大成果，人员调动至泰勒厂的时间也尚不明朗。
专家建议三星需要从根本上加强竞争力。一位半导体教授指出：“三星内部官僚主义盛行、决策缓慢、薪酬低是晶圆代工竞争力下降的主要原因。与20-30年前相比，投资时机的推迟也表明管理层没有充分认识到当前的现实，需要对管理系统进行根本性的改革。”
三星先进代工业务的现状凸显了该公司在缩小与台积电的差距方面面临的挑战。随着全球半导体市场的不断发展，三星解决这些问题的能力对于其未来的竞争力和市场地位至关重要。
三星新 2 纳米将使芯片尺寸缩小 17%
三星电子公司晶圆代工业务早前表示，一种被称为内部供电网络（BSPDN）的新型下一代芯片制造技术使2纳米芯片的尺寸比传统的外部供电技术缩小了17%。总裁兼晶圆代工PDK开发团队李成宰表示，
三星分区2027年开始申请BSPDN用于2个纳米工艺的量产，与采用接入接入网络的芯片相比，BSPDN的性能和能效分别提高了8%和15
他在西门子 EDA 论坛 2024 的主旨演讲中介绍了 BSPDN 的技术优势。这是三星晶圆代工业务首次在公开场合详细介绍其 BSPDN 技术概述。BSPDN被
称为下一代芯片代工技术。此举将把电源轨安置在半导体晶圆的背面，以消除电源与信号线之间的阻碍，从而实现更小的芯片尺寸。
代工芯片制造商正准备采用先进的芯片制造工艺。英特尔计划在今年内采用英特尔20A工艺（即2个纳米节点）生产采用BSPDN的芯片。将其BSPDN技术称为PowerVia。台积电拥有全球62%的代工市场，该公司表示计划在2026年底左右将BSPDN引入其1.6纳米及以下工艺节点。
李还分享了三星于2022年首次公布采用的下一代电感（GAA）技术所制造芯片的路线图和性能。该公司计划在今年下半年量产基于第二代GAA技术（SF3）的3纳米。与第一代GAA工艺生产的芯片相比，SF3分别将芯片性能和功耗效率提高了30%和50%，同时将芯片尺寸提高了缩小了35%。