台积电封装业务正在疯狂扩产

为了践行这个目标，台积电封装正在疯狂扩产。

买厂，建厂，台积电扩产不停

在台积电的封装扩张路线上，早前购入的群创南科4厂，厂房代号为AP8厂区会是公司封装发展的一个明智选择。因为通过这单交易，将省去须以年计的环评阶段，这也公司预计能在明年下半年将该工厂投产。据台媒表示，该厂的未来产能比竹南先进封装厂大9倍，且将纳入晶圆代工与3D IC。

今年8月中旬，台积电宣布斥资171.4亿新台币，购入群创位在南科的5.5代LCD面板厂，该厂原本为记忆体大厂美光属意，一直到台积电、群创重讯公布厂房交易讯息，外界才知道台积电已经抢先一步。

供应链透露，台积电会购入群创南科4厂的最主要原因，就是省去以年计算的环评步骤，与嘉义的先进封装厂不同，只要进行厂内改装工程，不到1年机台进驻后就可以投产。

设备端业者指出在厂房交易案确定后，台积电就针对AP8厂启动建厂计画，目标在2025年下半年投产，相关的机台设备制造订单同步进行，预期明年4月陆续交机，约1季的试产，下半年投产并不难。

由于AP8厂的规模比竹南先进封装厂大9倍，供应链认为不会只有先进封装的CoWoS产能，未来先进制程的晶圆代工、扇出型封装以及3D IC等产线都有可能会进驻。

除了买下工厂，台积电之前的建厂也在稳步推进。

今年五月，进驻嘉义科学园区的台积电CoWoS先进封装厂正是动工，但在施工过程中挖到了疑似遗址，现依据文资法进行相关处理，外界关切该厂进展。但台湾方面表示，预计文资法相关清理工作将于今年10月完成，台积电嘉科先进封装厂规划明年第3季装机不受影响。

根据先前规划，台积电将在嘉义设2座CoWoS先进封装厂，原计划2028年量产。具体到工艺方面，据报道，这个厂主要以系统整合单芯片（SoIC）为主，台积电也较看好3D封装，目前客户包括芯片大厂超微（AMD）MI300外，至2026年客户有望进一步提升。

而由于CoWoS需求旺盛，台积电还在全台寻觅适合的扩厂据点，早前规划的铜锣厂遭遇水土方面问题，而嘉义第一座厂则暂时卡关（挖到遗址），着眼长期庞大需求，驱使台积电需要提早寻求更多匹配的地点。先前媒体报导，云林县长张丽善指出，县府已自主启动“虎尾产业园区计划”，在所在位置紧邻中科虎尾园区，面积约29.75 公顷的情况下，全力争取台积电落脚设厂。

但最近有消息指出，除近期购买的南科周遭土地，台积电建厂厂址决定舍弃云林转往屏东。台积电表示，设厂地点选择有诸多考量因素，不排除任何可能性。在今年年初，甚至还有消息透露，晶圆代工龙头台积电正考虑在日本建立先进封装厂，这足以看到这项封装技术的受欢迎程度。

美系法人预估，台积电的CoWoS月产能到年底可能超过3.2万片，若加上协力厂商有机会逼近4万片，到2025年底月产能约在7万片上下。

台积电营运、先进封装技术暨服务副总何军在半导体展时也透露，预期CoWoS先进封装产能在2022至2026年，年复合成长率达到50％以上，到2026年仍会持续扩产，以往3至5年盖一个厂，现在已缩短到2年内就要盖好，以满足客户需求。

DIGITIMES研究中心在八月中发表的《AI芯片特别报告》中指出，先进封装成长力道更胜先进制程，在先进封装领域，AI芯片高度仰赖台积电CoWoS封装技术，因此台积电2023～2028年CoWoS产能扩充CAGR将超过50％，而2023～2028年晶圆代工产业5nm以下先进制程扩充年均复合成长率将达23％。

在产能大幅提升的同时，台积电也在迭代公司的封装技术，以求为客户提供更多的支持。

封装技术的持续升级

在最近为北美客户举办的研讨会上，这家芯片制造商公布了芯片封装和尖端光学互连技术的雄心勃勃的路线图。这些进步可能会在未来几年掀起计算性能的浪潮。

首先是芯片封装技术，台积电将其命名为“CoWoS”（晶圆基板上的芯片），它本质上是典型小芯片设计的增强版，其中多个较小的芯片集成到一个封装中。但台积电正在将其提升到令人难以置信的规模和复杂性的新水平。

当前的 CoWoS 迭代支持中介层（硅基层）的尺寸高达光刻中使用的典型光掩模的 3.3 倍。但到 2026 年，台积电的“CoWoS_L”将使其尺寸增加到大约 5.5 倍的掩模尺寸，为更大的逻辑芯片和多达 12 个 HBM 内存堆栈留出空间。而仅仅一年后的 2027 年，CoWoS 将扩展到令人瞠目结舌的 8 倍掩模版尺寸甚至更大。

我们谈论的是集成封装，面积达 6，864 平方毫米，比一张信用卡大得多。这些 CoWoS 庞然大物可以整合四个堆叠逻辑芯片以及十几个 HBM4 内存堆栈和额外的 I/O 芯片。

为了让您了解其规模，博通同时还展示了一款定制的 AI 处理器，该处理器具有两个逻辑芯片和 12 个内存堆栈。该芯片看起来比NVIDIA 最新的强大加速器还要大。据介绍，这个采用了太极丹晶圆基板芯片 (CoWoS) 封装技术的芯片具有接近光罩极限（858 平方毫米，26 毫米 x 33 毫米）的计算芯片。

但与台积电为 2027 年准备的芯片相比，这个芯片仍然微不足道。因为如上所述，台积电预计其解决方案将使用高达 120x120 毫米的基板。

在台积电的封装版图里，3D IC毫无疑问将扮演重要角色。

同样是在今年的技术研讨会上，台积电概述了一份路线图，到 2027 年，该技术将从目前的 9μm 凸块间距一路缩小到 3μm 间距，将 A16 和 N2 芯片组合堆叠在一起。

据介绍，台积电的3D 堆叠集成芯片系统 (SoIC) 技术是台积电对混合晶圆键合的实现。混合键合允许将两个先进的逻辑器件直接堆叠在一起，从而实现两个芯片之间的超密集（和超短）连接，主要针对高性能部件。目前，SoIC-X（无凸块）用于特定应用，例如 AMD 的 CPU 3D V 缓存技术，以及他们的 Instinct MI300 系列 AI 产品。虽然采用率正在增长，但当前这一代技术受到芯片尺寸和互连间距的限制。

但如果一切按照台积电的计划进行，这些限制预计很快就会消失。SoIC-X 技术将快速发展，到 2027 年，将有可能组装一个芯片，将台积电尖端 A16（1.6 纳米级）上制造的掩模版大小的顶部芯片与使用台积电 N2（2 纳米级）生产的底部芯片配对。这些芯片将依次使用 3μm 键合间距硅通孔 (TSV) 连接，密度是当今 9μm 间距的三倍。如此小的互连将允许总体上更大的连接数量，从而大大提高组装芯片的带宽密度（从而提高性能）。

除了针对需要极高性能的设备开发无凸块 SoIC-X 封装技术外，台积电还将在不久的将来推出凸块 SoIC-P 封装工艺。SoIC-P 专为更便宜的低性能应用而设计，这些应用仍需要 3D 堆叠，但不需要无凸块铜对铜 TSV 连接带来的额外性能和复杂性。这种封装技术将使更广泛的公司能够利用 SoIC，虽然台积电不能代表其客户的计划，但更便宜的技术版本可能会使其适用于更注重成本的消费者应用。

根据台积电目前的计划，到 2025 年，该公司将提供正面对背面 (F2B) 凸块 SoIC-P 技术，该技术能够将 0.2 光罩大小的 N3（3 纳米级）顶部芯片与 N4（4 纳米级）底部芯片配对，并使用 25μm 间距微凸块 (µbump) 进行连接。2027 年，台积电将推出正面对背面 (F2F) 凸块 SoIC-P 技术，该技术能够将 N2 顶部芯片放置在间距为 16μm 的 N3 底部芯片上。

为了让 SoIC 在芯片开发商中更受欢迎、更容易获得，还有很多工作要做，包括继续改进其芯片到芯片接口。但台积电似乎对行业采用 SoIC 非常乐观，预计到 2026 年至 2027 年将发布约 30 种 SoIC 设计。

据台湾媒体集邦引述台积电先进封装技术与服务副总裁何军在早前的semicon taiwan演讲中的报道，台积电认为，3D IC是将AI芯片存储器与逻辑芯片集成的关键方法。何军也指出，预估2030年全球半导体市场将成为万亿产业，其中HPC与AI为关键驱动力，占比达40%，这也让AI芯片成为3D IC封装的关键驱动力。

何军表示，客户选择使用 3D IC 平台进行多芯片设计制造 AI 芯片的原因与其较低的成本和减少的设计转换负担有关。

何军解释说，通过将传统的SoC+HBM设计转换为chiplet和HBM架构，新的逻辑芯片将是唯一需要从头设计的组件，而I/O和SoC等其他组件可以使用现有的工艺技术。这种方法可将量产成本降低高达76％。他指出，虽然新的架构可能会增加2%的生产成本，但由于这些效率的提高，总体拥有成本（TCO）提高了22%。

不过，3D IC仍面临挑战，尤其在差能提升方面，何军强调，提升3D IC产能的关键在于芯片尺寸以及制程复杂度。至于芯片尺寸，更大的芯片可以容纳更多的芯片，从而提高性能。然而，这也增加了工艺的复杂性，难度可能增加三倍。此外，还存在与芯片错位、破损和提取过程中故障相关的风险。

为了应对这些风险挑战，何君确定了三个关键因素：工具自动化和标准化、过程控制和质量、以及3DFabric制造平台的支持。

对于工具自动化和标准化，台积电与其工具供应商的差异化能力至关重要。目前，台积电拥有 64 家供应商，已具备在先进封装工具领域处于领先地位的能力。在制程管控与品质方面，台积电采用高分辨率PnP工具与AI驱动的品质管控，确保全面且稳健的品质管理，最后以3DFabric制造平台整合供应链内1，500种材料，实现优化。

光电封装，台积电的下一个目标

在大力发展传统电封装的时候，光也成为了台积电的关注点。

今年的技术研讨会上，台积电同时还透露了其“3D Optical Engine”战略，旨在将闪电般快速的光学互连集成到其客户设计中。随着带宽需求的激增，铜线根本无法满足前沿数据中心和 HPC 工作负载的需求。利用集成硅光子学的光学链路可提供更高的吞吐量和更低的功耗。

台积电表示，公司正在开发紧凑型通用光子引擎 (COUP：Compact Universal Photonic Engine) 技术，以支持 AI 热潮带来的数据传输爆炸式增长。COUPE 使用 SoIC-X 芯片堆叠技术将电子芯片堆叠在光子芯片之上，从而在芯片间接口处提供最低阻抗，并且比传统堆叠方法具有更高的能效。台积电计划在 2025 年使 COUPE 获得小型可插拔器件的认证，随后在 2026 年将其作为共封装光学器件 (CPO) 集成到 CoWoS 封装中，将光学连接直接引入封装中。

通过采用先进的 3D 堆叠技术，台积电将电子器件和光子器件封装在一起。第一代产品以 1.6 Tbps 的速度插入标准光纤端口，是目前高端以太网的两倍。第二代产品通过将 COUPE 与处理器一起集成到台积电的 CoWoS 封装中，将速度提升至 6.4 Tbps。路线图的最终成果是 CoWoS“COUPE 中介层”设计，其光纤带宽达到惊人的 12.8 Tbps。

关于台积电的硅光技术，虽然公司最近才宣布了规划。但根据台媒报道，他们其实很早就在这上面有布局。

台媒表示，通过利用incoPat 专利资料库检索CPO 共同封装光学的专利技术现状，发现台积电早已在此技术领域开展布局，并且目前也是此领域的主要专利权人之一。例如早在2013年台积电就提出US9423578B2专利，提出使用光信号代替电信号进行数据传输，以解决在各种类型的IC中使用的电信号也受到IC中的电容，电感或电阻引起的增加的延迟的影响。由于此技术提出的时间较早，目前也成为许多其他专利的前案。

本月初，台积电还参与建立了一个硅光联盟，为这个技术的普及打下了扎实的基础。

台积电副总总经理徐国晋在联盟成立的致词中提到，整个半导体产业历经60、70年发展，从不同的元件设计，逐渐聚焦CMOS（互补式金属氧化物半导体）元件技术开发应用，这也是硅光子所利用的制程技术，对光子、电子进行整合。他指出，当CMOS成为商业应用主流后，产业发展不管在产品设计研发，上下游分工也更明确，尤其节能是很大优势。

徐国晋认为，目前光学元件、硅光子元件还在比较初期的百花齐放阶段，随着AI时代需要的巨量运算、数据传输大量需求，耗能成为重要议题，硅光子元件的导入成为数据中心重要趋势。

从上述的报道中我们也能看到，这家前道巨头，已经成为封装领域当之无愧的巨无霸。

参考链接

https://www.bnext.com.tw/article/80382/semi-silicon-photonics-industry-alliance-launch

https://www.anandtech.com/show/21414/tsmcs-3d-stacked-soic-packaging-making-quick-progress-3um-pitch-in-2027

https://synergytek.com.tw/blog/2024/06/25/tsmc_cpo_technology_roadmap/

https://www.trendforce.com/news/2024/09/05/news-tsmc-to-provide-3dic-integration-for-ai-chips-in-2027-featuring-12-hbm4-and-chiplets-manufactured-with-a16/

https://www.techspot.com/news/102779-tsmc-lays-out-roadmap-massive-kilowatt-class-chip.html

https://www.anandtech.com/show/21373/tsmc-adds-silicon-photonics-coupe-roadmap-128tbps-on-package