Synopsys 和台积电已经合作了数十年，一项新的声明显示，他们正在将合作关系提升到新的水平，以满足对更多人工智能计算能力的需求。 Synopsys 透露，该公司正在将其人工智能驱动的 EDA 套件和多芯片解决方案与台积电的最新工艺节点和 3D 封装技术紧密结合。 其目标是为数十亿甚至上万亿个晶体管的设计铺平道路。
EDA 是电子设计自动化（Electronic Design Automation）的缩写。 它是一套用于设计集成电路芯片等电子系统的软件工具。 在这方面，Synopsys 针对台积电N2节点认证的定制设计和仿真工具已经为联发科带来了红利。
据联发科的 Ching San Wu 称，人工智能增强型 EDA 流程使其模拟设计人员能够在 N2 上最大限度地提高性能和效率，同时加快向市场交付 SoC 的时间。
Synopsys 还宣布其物理验证和实施解决方案现在支持台积电 A16 工艺的背面布线。 A16 是台积电有史以来最先进的工艺节点，计划于 2026 年下半年量产。 背面布线是一种新兴技术，它将电源线布线在芯片或集成电路的背面，而不是通常的正面。 这有助于优化电源传输和信号路由，从而提高性能和密度。
Synopsys 补充说，其工具已通过台积电的云认证，以进一步简化设计流程。 这使"共同客户"能够利用精确的云 EDA 资源来完成综合、定制布局、仿真和签核验证等任务。
在多芯片方面，Synopsys 的 3DIC Compiler 平台通过与 Ansys 和台积电的合作得到了增强。 3DIC Compiler 平台基本上为设计、实现和验证复杂的 2.5D 和 3D 多芯片封装提供了一个统一的环境。 在最新的更新中，它与 Ansys 的 RedHawk 签核平台紧密集成，执行热分析和红外感知时序分析。
值得一提的是，台积电在去年的国际电子器件会议（IEDM）上也勾勒出了万亿晶体管芯片的路线图，并在今年 5 月推出了另一个版本。 该公司将 2030 年作为 1.4 纳米 A14 和 1 纳米 A10 工艺节点的目标。 与此同时，该公司还谈到了开发 CoWoS、InFO 和 SoIC 等先进封装技术。 这些技术将在 2030 年前后共同实现超过一万亿晶体管的巨型多芯片封装。 随着这一新消息的发布，这家芯片制造商似乎离目标越来越近了。